HDL Works HDL Design Entry EASE 8.2.R8 破解版HDL设计工具

EASE提供了两全其美您选择图形或文本基于HDL输入的。你并不需要是Verilog或VHDL的高手。当你创建一个新的设计，采用的图形和文字的组合，请输入您的设计。缓解所选择的语言为你自动生成优化的HDL代码 - VHDL或Verilog。工业标准版本控制环境处理的设计和配置管理可以使多个用户在一台EASE项目同时工作。

HDL Works HDL Design Entry EASE软件说明：

EASE提供了两全其美您选择图形或文本基于HDL输入的。

你并不需要是Verilog或VHDL的高手。

当你创建一个新的设计，采用的图形和文字的组合，请输入您的设计。

缓解所选择的语言为你自动生成优化的HDL代码 - VHDL或Verilog。

工业标准版本控制环境处理的设计和配置管理可以使多个用户在一台EASE项目同时工作。

HDL Works HDL Design Entry EASE特点与优势：

- 图形化设计环境，自动生成层次VHDL或Verilog代码

- 符合标准：

- VHDL：IEEE-1076 87 93 2008

- Verilog的：IEEE-1364 95，2001年

- 虚拟记录降低图的复杂性并提高灵活性

- 真正的多用户的设计环境和相关的版本控制，通过先进的设计环境中的浏览器管理

- 遗留的Verilog按钮导入或VHDL设计和提取的图形层次

- 与业界最流行的仿真器和综合工具平滑地集成

- 平台独立的数据库

- 综合HDL语言编辑器

- 热错误报告

HDL Works HDL Design Entry EASE软件组成：

1. 项目浏览器

该项目浏览器提供了一个很好的概述，并提供方便的设计元素。

该浏览器提供了三种观点：数据库视图显示在项目中的所有元素的树。

文件视图显示所有HDL文件在项目中，他们的地位和层次视图显示项目的高密度脂蛋白的层次结构。

它也提供了不同的对象，很多状态的详细信息，如验证状态，信息，版本号和更多的“从实例化”。

从浏览器，所有的对象都可以在各自的编辑器（块，状态，真值表或文本编辑器）打开。

该层次视图显示选定的实体，模块或配置上的层次。

它允许你创建或删除配置。

在这里，您也可以为一个实体具有多个架构时改变架构的结合到一个组件。

2. 框图编辑器

框图编辑器可以让你轻松地将系统分解成多个功能模块。

它是由你，你想如何具体进行分解。

每个块可使用四个可用的编辑器中的一个来实现。

促进框图和纯HDL代码之间的抽象层，块图编辑器允许您以图形方式表示VHDL程序或Verilog总是报表。

他们可以使用状态图，真值表或HDL文本来实现。

这种方法可视化的单个图中的数据流。

3. 状态图编辑器

状态图编辑器支持穆尔，米利和混合状态机。

任何有效的表达VHDL或Verilog语句可用于定义操作和转换条件。

过渡可以是同步或异步的;输出可定时或组合。

状态图编辑器支持多种状态分配方法，包括二进制，灰，一热，两热。

还支持用户自定义分配。

生成HDL优化时间和面积实现了由领先的综合工具的最佳综合设计。

4. 真理表编辑器

事实表编辑器是解码器和决策逻辑是有用的。

像编辑器结合了灵活和智能的使用列标题的电子表格可预期的行为的紧凑可视化。

 A柱填充向导可生成各种编码样式和表现数据。

5. Scriptum - 内部文本编辑器

EASE来完全与自身的综合HDL语言编辑器，Scriptum。

即使在非常大的文件Scriptum提供非常快速的编辑功能。

您可避免输入错误，并通过使用关键字和标题模板，识别重复，自动大小写转换和一触式的行和列的操作极大地提高您的工作效率。

为了使您的文本可读性较强，结构合理，你可以选择语法着色和入口和出口的注释选定的文本，以及线编号和压痕。

 Scriptum提供大量的文档功能，如颜色编码，资本和缩进，使代码的许多行更具可读性。

 Scriptum是完全可定制，以创建满足您的需求的设计环境。

设计语言，合成模板，关键字模板和用户界面很容易定制您的要求。

6. 整合外部HDL

如IP，遗留代码，Matlab代码和FPGA外部HDL文件生成的模型可以被集成到项目作为外部对象。

 EASE将创建实例化模块的符号和组件声明。

符号可以很容易地更新你的代码的最新版本。

现有的HDL也可以翻译成框图。

可以在从供应商VHDL或Verilog描述，动态创建符号库的FPGA基元。

7. 核查和掉毛

在VHDL或Verilog产生EASE验证了设计的不一致和语法错误。

掉毛是一个额外的验证工作，查找潜在设计问题（如错配范围以向量分配，或只读信号）和通过识别未使用信号和定义优化设计。

错误，警告和注意事项记录在核查窗格中。

该消息是热链接到相应的编辑器快速定位到有问题的代码。

许多FPGA的和ASIC的是由一个团队，需要密切合作，以完成执行正确的，及时的工程师设计的。

以一个项目一起工作的最好方法是使用一个设计环境，使一批设计师可以同时工作的项目，而不相互干扰。

 EASE支持使用行业标准的版本管理系统，如RCS，CVS，ClearCase和颠覆的团队为基础的设计。

在团队中的所有设计人员可以办理入住/退房对象在实体/模块级。

这种精细控制，您可以编辑，你需要工作，而你的同事们仍然可以读取这些部件的部分。

8. 第三方接口技术

EASE有一个用户可配置的第三方工具流程接口。

一个向导会帮助用户选择合适的工具，并设置这些工具的选项。

额外的工具按钮将被添加到图形用户界面方便地访问到所选择的工具。

下面提供了默认支持工具列表。

其他工具或供应商很容易通过Tcl的界面添加。

1. 安装 ease_v82rev8_windows.msi

2. 打开安装文件夹

3. 复制替换 Crack 下的 exe 到安装文件夹

4. 破解完成